Kimi K3用IC芯片开源工艺库画了个布线图

寂静回声

2026年7月17日月之暗面（Moonshot AI）发布Kimi K3时的官方技术博客及多方报道，以下是这次"48小时自主设计芯片"演示的具体操作方式和细节：
Kimi K3 以 自主 Agent 的模式连续运行 48 小时，在 没有任何人类工程师介入 的情况下，为一基于 K3 自身架构裁剪出的 nano 模型 设计了一颗专用 AI 推理芯片。全程仅依赖 开源 EDA 工具链 和IC芯片开源工艺库。

点评
这不过是国产大模型厂家在自知大模型没有任何商业化可能的情况的下的表演，市面上炒作的 “大模型颠覆 EDA”，本质是把两类完全不同的 “AI” 混为一谈，偷换了概念。通用大模型和 EDA 厂商的领域专用 AI，从底层逻辑、数据基础到价值定位根本不在一个维度，前者既没有颠覆后者的能力，也不具备商业化落地的前提。
通用大模型是典型的统计概率模型，核心能力是基于公开语料的符号关联与序列采样。它对电路的 “理解” 只停留在文本共现层面。 知道 “setup violation” 常和 “插入 buffer”“放宽时钟周期” 一起出现，但完全不理解背后的物理因果：
不知道建立时间违规的本质是数据路径延迟超过了时钟可用裕量，不知道插 buffer 会引入额外的 RC 延迟和功耗，更不知道在特定工艺下插 buffer 可能触发串扰、DRC 违规等新问题。
它没有物理世界的第一性原理认知，所有输出都是 “见过的案例的概率拼接”，本质是在碰运气。
在 3nm/2nm 节点，芯片设计面临的不再是简单的逻辑综合，而是量子隧穿效应、电迁移、热耗散、先进封装的应力问题。这些需要基于偏微分方程和物理第一性原理的精确求解，而不是"预测下一个 token"。

头部 EDA 厂商（Synopsys、Cadence、Siemens EDA）的 AI，走的是“传统求解器 + 专用 AI”的路线，和通用大模型完全是两套技术体系。比如 Synopsys 的 DSO.ai、Cadence 的 Cerebrus，核心技术是强化学习、运筹优化、领域知识图谱，底层牢牢绑定 SPICE 仿真器、DRC 检查器、时序分析引擎这些经过几十年工业验证的物理求解工具。
它的作用不是 “生成设计”，而是在满足所有物理规则、逻辑正确的前提下，在巨大的设计空间里做自动搜索优化。
比如在布局布线阶段，自动迭代寻找功耗、性能、面积（PPA）更优的方案。
每一步调整都有底层求解器做正确性校验，不是靠概率输出结果。

用大模型切入 EDA，三个绕不开的死穴：
芯片设计的核心不是 “写出代码”，而是 “可流片、可量产”，所有设计都必须通过工艺设计规则检查（DRC）、网表一致性验证（LVS）、静态时序分析（STA）、功耗签核等严苛流程。这些规则的背后是半导体物理：互连线的 RC 延迟、金属线间的串扰与隧穿效应、IR 压降、电迁移、CMP 平整度影响…… 这些效应相互耦合，场景无穷无尽，根本不可能靠文本语料穷举。
通用大模型没有内置物理求解引擎，只能复述见过的解决方案，一旦遇到训练数据未覆盖的场景（比如新工艺的特殊约束、复杂模块的时序耦合），就会输出错误结果，且它自身无法判断对错。而先进制程一次流片成本动辄千万元级，没有任何商业公司敢为 “概率正确” 买单。
市面上所谓 “大模型完成 45nm 芯片全流程” 的演示，本质是偷换概念：真正完成布局布线、物理验证、时序分析的，是 OpenROAD、Magic 这类开源 EDA 工具，大模型最多只是生成了一段简单的 RTL 代码、写了几句运行脚本，核心的物理实现与签核环节和大模型没有关系。

28nm 以下的先进制程，其 PDK（工艺设计套件）、SPICE 器件模型、设计规则手册、良率模型，全是晶圆厂和头部 EDA 厂商的最高商业机密 —— 连很多芯片设计公司都只能拿到加密后的受限版本，根本不可能流入公开语料去喂大模型。
目前所有可公开获取的 “开源 PDK”，基本都是 180nm、130nm、45nm 这类成熟甚至淘汰的工艺，且以科研、教学用途为主，没有量产良率保障。大模型能演示的，也只能是这类玩具级的简单设计。一旦进入有商业价值的先进制程，连基础工艺数据都拿不到，所谓 “设计” 就是空中楼阁。
反过来，头部 EDA 厂商与晶圆厂是深度绑定的联合研发关系：新工艺研发阶段，EDA 厂商就同步参与工具调试、模型校准，这些独家的工艺数据是它们的核心护城河，也是其 AI 能力能真正落地的基础。

芯片设计的核心价值是强约束下的最优解，而非代码产出速度。当前通用大模型的长上下文高精度推理成本，已经高于资深数字工程师的时薪；
更致命的是，大模型输出的结果需要工程师逐条验证、纠错、修复隐患。
它输出 10 行代码，工程师可能要花 1 小时排查正确性，反而拉低了整体效率。
而芯片设计中真正耗时、最有价值的环节，物理收敛、PPA 迭代、时序签核、良率优化，恰恰是大模型完全插不上手的部分，只能靠工程师配合专用 EDA 工具反复迭代。算总账的话，用通用大模型做芯片设计，既没质量保障，又比用人贵，商业化的逻辑从根上就不成立。

根本轮不到 EDA 厂商恐慌，反而是想切入 EDA 赛道的大模型厂商要面对现实，它们连核心赛道的入场资格都没有。
整个工业软件领域（包括机械 CAD、CAE、EDA）的 AI 落地，从来都不是 “用大模型重做软件”，而是在成熟工具链的基础上，用专用 AI 模块解决特定环节的效率问题。
Synopsys 推出了 Synopsys.ai：他们不是用大模型去写代码，而是用强化学习和机器学习来优化自己底层的布局布线算法，把原本需要跑 10 个小时的优化过程缩短到 2 小时。
Cadence 推出了 Cerebrus：同样是利用 AI 来自动调参，寻找最优的 PPA（功耗、性能、面积）组合，但核心的物理引擎和签核工具依然是 Cadence 自己的确定性算法。
EDA 厂商的逻辑是AI 是帮我打磨螺丝刀的电机，而不是替代造飞机的工程师。
大模型厂商试图证明"我能造飞机"，结果只造出了一个能在模拟器里飞的纸飞机。

通用大模型在芯片设计中并非毫无价值，它可以作为 “副驾” 承担查文档、写脚本、解释错误信息、辅助新人学习等外围工作，但永远成不了主驾，更不可能撼动 EDA 产业的核心壁垒。